联华电子 (UMC) 28纳米节点采用Cadence物理和电

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学制造性设计签收解决方案
摘要:新流程整合业界领先的DFM预防、分析和签收能力在进行广泛的基准测试后Cadence技术入选DFM解决方案为客户提高生产率和良率【中国,2013年7月18日】 全球电子设计创新领先企业Cadence设计系统公司(NASDAQ:CDNS)今天宣布,历经广泛的基准测试后,半导体制造商联华电子(NYSE:UMC;TWSE:2303)(UMC)已采用Cadence设计内和签收可制造性设计(DFM)流程对28纳米设计进行物理签收和电学变量优化。该流程既解决了随机和系统良率问题,又为客户的28纳米设计提供另一种成熟的制造流程。通过与联华电子的合作开发,这些新的流程整合了业界领先的DFM预防、分析和签收能力,包括Cadence光刻物理分析器(LPA)、Cadence模板分析、Cadence光刻电学分析器(LEA)和Cadence化学机械抛光预测(CCP)技术。对于28纳米和以后产品,关键在于精准预测和自动修复DFM热点加速产出时间。联华电子入列不断增长的领先制造厂商队伍,以Cadence DFM解决方案为标准,为客户提高生产率和良率。DFM签收技术紧密地融入到Encounter数字和Cadence Virtuoso定制/模拟实现和签收解决方案中。该解决方案为客户提供了设计纠正能力,可对光刻、CMP和版图相关效应的物理和参数影响进行建模和分析,然后优化实现过程以弥补设计中的物理和电学变量,使用户达到量产的目标。为达到产品上市的目标,28纳米DFM解决方案需要提供较低的持有成本、对硅片的精确预估和高性能,联华电子 IP与设计支持部副总裁S.C.Chien表示。经过严格评估后,我们选择了Cadence的DFM技术是由于其在物理和电学DFM分析两方面的超常特性。现在,我们能为客户先进的节点设计提供更高的可预见性和更快的制造时间。在先进制程节点,在流片前预防潜在的DFM热点和良率限制对于实现一次流片成功并取得最高的硅片良率是非常重要的,Cadence硅实现部门,硅签收与验证全球副总裁Anirudh Devgan表示。通过与联华电子的紧密合作,我们不断加强在签收技术领先地位的投入,例如为当前和未来节点提供DFM感知的实现流程。关于CadenceCadence公司成就全球电子设计技术创新,并在创建当今集成电路和电子产品中发挥核心作用。我们的客户采用Cadence的软件、硬件、IP、设计服务,设计和验证用于消费电子、网络和通讯设备以及计算机系统中的尖端半导体器件。公司总部位于美国加州圣荷塞市,在世界各地均设有销售办事处、设计中心和研究机构,以服务于全球电子产业。关于公司、产品及服务的更多信息,敬请浏览公司网站www.cadence.com。Cadence 设计系统公司2013年全球版权所有。Cadence、Encounter,Virtuoso和Cadence标识是Cadence设计系统公司在美国和其他国家的注册商标。所有其他商标均属其各自持有人所有。