物理验证和制造性设计产品为以既定节点为目标的设计师提供了诸多

time : 2018-09-08 14:15       浣滆咃細鍑′嚎pcb

非常有用的功能
大多数物理验证(PV)技术和工具的开发路线通常是根据先进工艺节点的制造要求而建立的。由于晶圆代工厂为发布下一代工艺设定了非常紧迫的截止期限(以证明他们一直在跟随摩尔定律),因此制定严格的新工艺时间表可便于PV提供商实施新功能,并让其有资格使用生产规则文件和流程设计套件(PDK)。然而,这种情况并不意味着所有新PV和制造性设计(DFM)技术只对那些先进的节点工艺有用。虽然有些功能(例如多层掩模版技术)仅在先进工艺中要求使用,但最新发布的PV和DFM工具还针对以既定节点为目标的设计师提供了诸多非常有用的功能。考虑到设计和验证复杂的模拟电路需要做大量工作。模拟设计师通常依赖于一套最佳的设计版图和验证实践。例如,要使某个特定电路正常工作,两个相关联的晶体管必须以完全相同的方式摆放。为确保做到这点,连接每个晶体管的电路必须具有相同的寄生效应,这意味着相邻电路必须具有完全相同的几何结构,并在给定半径内附近具有完全相同的结构。为确认是这种情况,版图工程师会用一些通用标志层对两个晶体管作标记,然后添加额外的规则来检查带标记层的晶体管是否匹配。版图工程师知道是哪些晶体管,因为电路工程师告诉了他。电路工程师之所以知道,是因为他/她是艺术家。在这里您能想像所有可能的错误。模拟电路检查例如器件共质心和对称性约束、连接线屏蔽、基于电压的间距检查以及电迁移分析等通常都是基于这种标志层来进行的。但由于必须手动放置标志层,因此极易出现人为错误。遗憾的是,利用传统工具,无法充分验证是否遵循已知的最佳实践,因为通过标志层来检查,这就有可能会错过真正需要检查的电路。如果版图工程师在错误的地方放置标记层,则您可能会错过真正的错误。我们不断寻找各种方法来帮助在既定节点上工作的客户持续改进和完善设计流程。先进的验证工具功能有助于消除对人为干预的依赖,即使在此类节点上也如此。例如,使用Calibre PERC等可靠性检查工具,可以识别主要设计意图要求(例如工作电压或器件/网络特定的约束),并向后关联到感兴趣的设计几何形状。利用 Calibre Pattern Matching这样的工具,可以快速、准确地验证对称性和质心要求。像Calibre SmartFill的先进填充算法可确保在敏感器件或网络周围保持对称性,同时还能满足苛刻的密度要求。如果无法通过检查规则来剔除假错,可以使用Calibre Auto-Waivers这样的自动剔除处理工具来删除与复杂结构相关的虚假错误,这些虚假错误无法通过标准规则检查,但晶圆代工厂认为可以接受。在晶体管匹配示例中,电路工程师可以在原理图中添加属性或约束,以帮助引导EDA工具确定哪些器件需要匹配。Calibre PERC平台可读取从原理图生成的网表,识别相应的属性或约束,并自动检查通过资格预审的规则。根据匹配所需的类型,通过器件连接的电路包含足够的信息,因此无需为一些规则添加额外的属性或约束。这种情况可能是电流镜像,其中,晶体管比率范围已知,并且只需通过电路结构就可识别电流镜。因为器件提取已运行,所以作为Calibre LVS的一部分,Calibre PERC还知道原理图晶体管和版图上图形的对应关系,为此可以告诉Calibre DRC利用额外的特定版图检查规则来检查这些晶体管。在那里有数百个这类特殊的模拟电路检查规则。随着设计师探索选择先进节点设计作为一种降低成本的手段,对可延长更多成熟工艺寿命的超越摩尔定律技术的兴趣也与日俱增。微机电系统(MEMS)、硅光子和三维集成电路(3D IC)技术都是当前受到高度关注的研究重点。这些技术恰好是先进物理验证技术的组成部分,可以简化在成熟节点上工作的设计企业的工作方式。例如,在硅光子设计中,精心设计的弧形结构是器件和互连所必需的。此类结构使得传统的设计规则检查 (DRC)或布局与原理图对比(LVS)工具无用武之地。但是,采用先进的技术(例如基于方程式的DRC),可以编写规则,过滤掉由在GDSII中以阶梯网格图形呈现的曲线图形造成的数以百万计的虚假错误的同时正确地识别真正的设计错误。类似地,利用Calibre PERC的功能,可以根据设计师意图验证器件和互连的特定曲率。虽然也可采用类似方式验证MEMS中复杂的弧形结构,但模拟MEMS行为表明需要满足额外的要求。传统的寄生参数提取无法对这些复杂结构的行为和交互进行建模;此类结构只能通过场求解器解决方案提供的精度,但传统的场求解器缺乏所需的性能和容量。这就是为什么推出 Calibre xACT 3D这样的先进提取解决方案的原因。将真正的场求解器技术与现代寄生参数提取工具的性能和扩展能力相结合,可以实现MEMS电路所需的验证精度,同时保持目标流片周期。2.5D或3D IC堆叠带来了其他新的缺点。物理验证解决方案历来依靠层编号指示垂直间隔。例如,如果所有POLY层都在GDSII第10层,则可以安全地假设第10层上的两个毗连多边形物理上在同一垂直平面,但已知金属1(标识为GDSII第20层)上的一个多边形在不同的垂直高度。遗憾的是,如果您在彼此顶部堆叠两个芯片,则我们谈论2.5D或3D结构时,这种假设不成立。如果两个芯片使用相同工艺,则对于poly和金属1,均具有两个不同的平面。传统的DRC工具不会明白它们是不同的平面。如果芯片使用两种不同的工艺,则问题会变得更糟糕。也许在工艺2中,poly在第20层?现在,您有多个晶粒,多边形可能在相同的GDSII层却在不同的垂直深度,也许代表完全不同的几何形状。因此,设计师需要一种方式来告诉DRC工具:每个摆放好的晶粒上的层独立于与任何其他晶粒相关的所有其他层。Calibre 3D STACK这样的工具支持验证单个晶粒和封装接口,可以通过区分每个单独摆放的晶粒上的感兴趣层来克服上述问题。因此,可以精确地检查晶粒到晶粒的连接问题,为设计师提供最大的灵活性来组合利用不同工艺或在不同工艺节点上制造的晶粒组件。此外,还可以对这种方法加以扩展,从组合后的全版图提取网表供进一步的分析和仿真。最新发布的物理验证和制造性设计产品提供了诸多此类先进的功能,超出了它们最初的预期用途,能够满足特定先进工艺节点的要求。在了解市面上提供的先进物理验证功能后,对于希望使用或扩展既定工艺的设计师,可以显著改善和差异化设计,并从竞争对手中脱颖而出。