SoC设计“两率”俱增,实验室虚拟化来坐镇

time : 2018-09-05 13:22       浣滆咃細鍑′嚎pcb


系统单晶片(SoC)开发可望又快又好。矽智财(IP)开发商与电子设计自动化(EDA)业者所研发的新一代晶片互连架构与功能验证技术,可有效解决现今系统单晶片设计日益复杂所导致的互连频宽不足和验证速度过慢等问题,大幅缩短SoC研发时程并提高整体设计良率。随着设计规模与复杂度不断提高,晶片开发挑战也与日俱增;其中,晶片验证所需时间愈来愈久,以及现今晶片互连频宽吃紧等问题,格外受到业界关注;因此,电子设计自动化工具与矽智财开发商,遂纷纷提出新的解决方案,以协助IC设计业者克服上述难题,加速产品上市时程。以晶片验证技术来说,近期已逐渐从软体模拟(Simulation)朝硬体模拟(Emulation)移转。特别是,对于速度在25G以上的高阶乙太网路晶片来说,如何在缩短晶片验证时程的同时,还能降低成本并确保可靠度,已成为业者的一大重要课题。图1 明导国际硬体模拟部门行销总监Jean-Marie Brunet表示,硬体模拟处理能力的提升,可显着改善晶片开发效率。为因应此市场趋势,明导国际(Mentor Graphics)日前在其Veloce VirtuaLAB产品线中新增了可支援25G、50G和100G乙太网路协定的Ethernet环境,透过采用虚拟装置方式来取代传统需要专属硬体的ICE(In-Circuit Emulation),可为网路晶片的硬体模拟带来全新变革。明导国际硬体模拟部门行销总监Jean-Marie Brunet(图1)表示,随着网路速度与频宽需求的持续提升,目前乙太网路及相关网路标准已朝25G、50G、100G、甚至400G迈进,这对交换器和路由器等网路晶片的设计带来了深远影响,这类晶片已成为目前市场上最大规模的IC设计。对网路晶片业者来说,他们需要能快速完成全晶片与软体验证,才能加速上市时程,维持竞争优势。但是,软体模拟方法论已不敷使用,同时,传统以来,在实验室内利用ICE来模拟乙太网路晶片的方式,也由于可靠度、弹性与成本等限制面临了瓶颈。以实验室虚拟化 最大化资源利用率Brunet指出,容量、速度和实验室虚拟化(Lab Virtualization)是网路晶片设计人员须克服的基本问题。他们需要能支援10亿个逻辑闸以上验证的可扩充性解决方案,以大幅提升模拟速度,缩短验证周转时间。此外,为了简化ICE模拟并提升可靠度,实验室虚拟化更将是未来主流。举例来说,针对全晶片RTL验证,若利用软体模拟,以100Hz的速度,一天仅能执行1,000个封包的模拟,若改采硬体模拟,速度可提升至1MHz以上,一天可执行1,100万个封包,这是非常显着的生产力提升。明导国际从两年前开始提出实验室虚拟化的概念。透过将ICE使用的传统实体装置以虚拟装置来取代,可免除复杂的缆线连接与配置。VirtuaLAB Ethernet环境可使硬体验证从实验室移转到资料中心,在远端利用运算资源即可进行,可实现最大的资源利用率。MoreThanIP是一家成立于2000年的德国IP业者,专注于高速通讯与序列背板解决方案。这次明导国际在其Veloce VirtuaLAB产品线中新增可支援25G、50G和100G乙太网路协定的Ethernet环境便是与MoreThanIP合作的成果。Brunet表示,传统ICE方法需要连接许多缆线与专用硬体,而且它的主要问题在于仅能支援单一使用者,而且结果并没有确定性(non-deterministic)。VirtuaLAB Ethernet元件是完全的软体式乙太网路堆叠,可提供与ICE相同的功能性,但却无需专用硬体,可在资料中心执行,支援多重使用者,而且结果具确定性。目前VirtuaLAB Ethernet已获得Juniper网路公司的采用,用来验证其先进的交换器与路由器ASIC晶片。由于可显着提升硬体模拟的处理能力,明导预计,VirtuaLAB Ethernet将能获得网路市场的广泛采用。实体互连IP设计遇挑战另一方面,随着制程持续微缩,以及系统单晶片(SoC)上整合的IP数量日益增加,传统以层级式汇流排或交叉式(Crossbar)互连来建构晶片资料传输实体架构的方式,已无法满足时序收敛的要求。新一代NoC(Network-on-chip)互连架构,透过将网路资料封包化,解决晶片上庞大的资料传输需求,已逐渐获得晶片设计业者青睐。Arteris是NoC互连IP的主要供应商,该公司的FlexNoC IP已获得包括三星、德州仪器、高通与Altera等半导体大厂的采用。为了进一步提升SoC设计的生产力与效能,Arteris在其FlexNoC IP基础上,开发了FlexNoC Physical互连IP,宣称是市场上第一套具备实体感知(Physical-aware)能力的商用NoC IP,可大幅简化后段的时序收敛、实体合成与布局绕线(P R)工作。图2 Arteris行销副总裁Kurt Shuler指出,该公司FlexNoC互连IP能大幅缩短后段设计人员花费的时序收敛时间。Arteris行销副总裁Kurt Shuler(图2)表示,晶片制程微缩至28奈米以下时,实体互连IP设计正面临了更大的挑战。针对复杂SoC,虽然采用晶片上互连架构能够有效提高频宽与资料处理能力,但是由于布线的增加以及更窄的间距,已带来了更严重的布线延迟问题。因此,由于前段RTL设计时,架构师并不知道SoC拓朴对实体设计带来的影响,使得在后段设计时,布局工程师取得的互连IP RTL设计并未经过实体设计的验证,所以通常得花费数个月的时间以人工方式增加管线,才能达到时序收敛的目标。加速SoC时序收敛为此,Arteris推出FlexNoC Physical互连IP,试图在SoC设计流程初期就解决后段时序收敛的重要问题。透过汇入使用者定义的布局图,FlexNoC Physical可自动配置管线,以满足时序收敛条件,降低P R反覆次数与工程变更要求,进一步提升了布局的结果品质(QoR)与生产力。Shuler解释说,为了避免后段设计的时序问题,SoC设计团队常常会在前段设计时过度设计其晶片。FlexNoC互连IP能够在前段设计时智慧地预测后段可能会发生的时序问题,让设计团队将管线阶数降至最小,以达成所需的频率要求,并同时最小化延迟与功耗。FlexNoC Physical的主要效益包括,可解决长路径的时序收敛错误。SoC设计人员通常会反覆执行P R,但若能在初期阶段,亦即在进行全SoC的布局绕线之前就先最佳化互连IP,并自动配置适当管线,晶片设计人员将能大幅缩短后段设计人员花费的时序收敛时间。此外,FlexNoC Physical还能在实体层级将FlexNoC互连IP的实例(instance)区隔开来,因此能够单独进行布线。使用者能产生单独的互连布局,并将其视为单独的IP,独立地进行布局与绕线。由于FlexNoC IP可符合复杂晶片的设计需求,目前已广泛应用于行动、汽车、网路与消费性电子晶片设计中。特别是,Arteris近来在中国市场颇有斩获,除了海思、展讯、瑞芯微电子、全志科技、炬力集成等知名晶片业者之外,今年还新增了北京松果电子与澜起科技采用FlexNoC IP,用来开发智慧型手机应用处理器以及数位机上盒晶片。