? ?印刷电路板（PCB）机械地支撑并电用导电轨迹，垫和从层压到非导电衬底的铜片蚀刻的其它特征连接的电子元件。pcb可以是单面（一层铜层），双面（两层铜层）或多层。不同层上的导体与称为过孔的镀通孔连接。高级PCB可能包含嵌入基板的元件 – 电容器，电阻器或有源器件。

本应用笔记详细介绍了用于规划高速多层PCB堆叠配置的经过验证的技术。

规划多层PCB叠层配置是实现产品最佳性能的最重要方面之一。设计不良的基板，从制造的角度来看不合适，也可以提高产品的可制造性。消除源头噪音而不是在产品建成后试图提升问题是有道理的。让项目按时完成“正确的第一次”和预算意味着您可以通过缩短设计周期，缩短产品上市时间和延长产品生命周期来降低成本。

包含铜平面的电路板允许信号在微带或带状线控制的阻抗传输线配置中布线，产生的辐射比双层电路板上的不加区别的迹线少得多。信号紧密耦合到平面（接地或电源），减少串扰并改善信号完整性。采用多层PCB的平面可显着减少两层PCB上的辐射发射。根据经验，四层板比两层板产生的辐射少15 dB。

当50到60欧姆。请记住，较低的阻抗会增加dI / dt并显着增加吸收的电流（对PDN不利），较高的阻抗会产生更多的EMI，并使设计更容易受到外部干扰。

6层叠
层六层板基本上是一个四层板，在平面之间增加了两个额外的信号层。这极大地改善了EMI，因为它为高速信号提供了两个掩埋层，为低速信号提供了两个表面层。

信号层应放置在非常靠近相邻平面的位置，并且所需的电路板厚度（62 MIL）由较厚的中心芯组成。它始终是走线阻抗，走线宽度和预浸料/芯厚度之间的折衷，最好使用叠层计算器快速“假设”分析可能性。

ICD Stackup Planner计算特征阻抗加边缘耦合和宽边耦合差分阻抗。后者仅用于嵌入式双带状线层。差分对在高速设计中变得很普遍，通过使用差分模式信令来降低噪声。

图3-6层叠加

8层堆叠
为了提高EMC性能，请在六层堆叠中再添加两个平面。不建议在平面之间具有多于两个相邻的信号层，因为这会产生阻抗不连续性（信号层阻抗差为~20欧姆）并增加这些信号层之间的串扰。

在下面的情况中，将两个平面层添加到基板的中心。这允许中心平面之间的紧密耦合并隔离每个信号平面，从而显着减少耦合，从而产生串扰。这种配置通常用于DDR2和DDR3设计的高速信号，其中由于紧密布线引起的串扰是一个问题。如果你有风险厌恶 – 那么这就是要使用的叠加。

图4-8层叠加

10层堆叠
当需要六个布线层和四个平面并且EMC受到关注时，应使用十层板。

图5-10层叠加

上面的图5演示了典型的10层叠层。这种叠层是理想的，因为信号和返回平面的紧密耦合，高速信号层的屏蔽，多个接地平面的存在，以及电路板中心的紧密耦合的电源/接地平面对。高速信号通常将在掩埋在平面（在这种情况下为层3-4和7-8）的信号层上布线。

然而，应该注意使这些信号相对于彼此正交地布线，以避免相邻层之间的耦合（串扰）。

12层叠加

十二层是通常可以在62MIL厚板中方便地制造的最大层数。偶尔您会看到14到16层板制成62MIL厚板，但能够生产它们的制造商数量仅限于可生产HDI板的制造商数量。

高层数板（10加）需要薄电介质（62MIL厚板上通常为5MIL或更低），因此它们之间会自动紧密耦合。正确堆叠和布线后，它们可以满足我们所有的高速要求，并具有出色的EMC性能和信号完整性。上述十二层叠层在六个内层上提供屏蔽。

14层堆叠
当需要8个路由（信号）层以及需要关键网络的特殊屏蔽时，使用下面的14层堆叠。层6和9为敏感信号提供隔离，而层3和4以及11和12为高速信号提供屏蔽。
图7-14层叠加

16层叠
层16层PCB提供10层布线，通常用于极其密集的设计。通常，您会看到16层PCB，其中EDA应用中使用的布线技术无法将设计路由到完成。“如果它不会路由 – 只需继续添加图层”。虽然这是一种常见的说法，但这并不是一种好的做法。

如果董事会不会路由到完成，那么可能有很多原因。不良的安置通常是课程。打开布线通道，减少大鼠网中的交叉数量，在25 MIL网格上放置过孔以允许通过路由，并尽可能地基本上帮助路由器。

图8-16层叠加

在多层PCB中可以制造的层数实际上没有限制（请首先检查制造商的功能）。当然，随着层数的增加，板厚度增加，以适应所用材料的最小厚度。还必须考虑纵横比（板厚度与最小孔径）。通常，对于厚度大于100MIL的板，这是10：1。例如，200密耳厚的基板的最小孔尺寸为20MIL。

确定层数
技术规则基于所采用的SMT元件的最小间距，并且基本上是允许的最大走线，间隙和通孔，同时最小化PCB制造成本。采用球栅阵列（BGA）的复杂高速设计通常需要4/4 MIL（迹线/间隙）和20/8 MIL（焊盘/孔）的过孔技术。但是，如果您可以使用要求较低的尺寸，那么这将降低成本并提高制造产量。

一旦建立了这些规则，就按照元件数据表计算所需特征阻抗（Zo）和差分阻抗（Zdiff）所需的叠加。通常，使用50欧姆Zo和100欧姆Zdiff。请记住，较低的阻抗会增加dI / dt并显着增加吸收的电流（对PDN不利），较高的阻抗会产生更多的EMI，并使设计更容易受到外部干扰。因此，良好的Zo范围是50-60欧姆。

给定设计所需的总层数取决于设计的复杂程度。因素包括：必须从BGA突破的信号网的数量;?BGA所需的电源数量;?组件密度和包类型。

经验丰富的设计师会在一段时间后感受到它，但检查是否有足够层数的好方法是自动执行电路板。在没有调整的情况下，路由器需要完成至少85％的路由，以指示所选的堆栈是可路由的。您可能需要重新评估展示位置几次才能获得最佳效果。如何使用已建立的设计规则计算整个叠层的特性和差分阻抗？

好吧，这个我让你很轻松。In-Circuit Design Pty Ltd开发了Stackup Planner。这个新版本基于流行的在线设计在线阻抗计算器的熟悉易用性，该计算器自1996年以来已被全球数万名工程师和PCB设计人员使用。

对于那些不熟悉多层PCB叠层规划的人来说，已经提供了常用的标准2到16层叠层。但是，您可以编辑，重命名和保存喜爱的自定义堆栈以再次使用。

通用叠层使用所有变量的默认值，可以调整这些变量以实现所需的特性（Zo），边缘耦合（Zdiff）和宽边耦合（Zdbs）阻抗。介电常数（也称为相对介电常数），介电厚度，铜厚度，迹线宽度和迹线可以变化。