如何降低高速PCB串扰影响?

time : 2019-05-30 09:13       作者:凡亿pcb

  在高速PCB设计中,串扰现象普遍存在,其对系统一般会产生负面影响。如果不正确处理,串扰严重影响高速PCB信号的完整性。

  在高密度复杂的高速PCB设计中完全避免串扰是不可能的,那么PCB工程师应在考虑不影响系统其它性能的情况下,选择适当的方法最小化串扰的负面影响。那如何降低串扰呢?最基本的是让干扰源网络与被干扰网络之间的耦合越小越好。结合上面的分析,降低高速PCB串扰问题主要从以下几个方面考虑:

  1、在布线条件允许的条件下,尽可能拉大传输线间的距离,或者尽可能地减少相邻传输线间的平行长度(累积平行长度),最好在不同层间走线。

  2、相邻两层的信号层(无平面层隔离)走线方向因该垂直,尽量避免平行走线以减少层间的串扰。

  3、在确保信号时序的情况下,尽可能选择转换速度低的器件,使电场与磁场的变化速率变慢,从而降低串扰。

  4、在设计层叠时,在满足特征阻抗的条件下,应使布线层与参考平面(电源或地平面)间的介质层尽可能薄,因而加大了传输线与参考平面间的耦合度,减少相邻传输线的耦合。

  5、由于表层只有一个参考平面,表层布线的电场耦合比中间层强,因而对串扰较敏感的信号线尽量布在内层。

  6、通过端接,使传输线的远端和近端终端阻抗与传输线匹配,可大大减小串扰的幅度。